ppt 第 3 章，教材第 4 章

重点：硬件描述语言

SystemVerilog 硬件描述语言基础

硬件描述语言（Hardware Description Language，HDL）：

• 对硬件逻辑电路的功能和时序进行描述的高级编程语言
• 逻辑综合
• 仿真验证（编写 testbench）

sv HDL 程序的基本结构

module mux2 (input logic D0, D1, sel, output logic y);

	logic a, b;
	assign a = D0 & (~sel);
	assign b = D1 & sel;
	assign y = a | b;

endmodule

模块：

• 基本建模单位，描述逻辑电路的功能、结构、外部接口
• 写法：module endmodule
• 模块声明：module 模块名 (端口1, 端口2, ...);

端口：

• 模块与外界进行通信的接口
• 写法：方向 [类型] [位宽] 端口名1, 端口名2, 端口名3, ...;
• 方向：input 输入、output 输出、inout 双向

内部变量：

• 内部信号，连接模块内部的子模块或逻辑门
• 写法：类型 [位宽] 变量名1, 变量名2, 变量名3, ...;

逻辑功能：